1.

Tên đề tài:

XÂY DỰNG NỀN TẢNG BẢO MẬT TRÊN CHIP SỬ DỤNG BỘ XỬ LÝ RISC-V ĐA LÕI VÀ KIẾN TRÚC NETWORK-ON-CHIP

2.

Mã số

DN2024-18-02

3.

Chủ nhiệm đề tài:

PGS.TS. Lê Đức Hùng

Nhóm nghiên cứu gồm: 1 GS.TS, 2 PGS.TS, 1 TS, 5 ThS và 2 CN.

4.

Đơn vị:

Trường Đại học Khoa học tự nhiên, ĐHQG-HCM

5.

Lĩnh vực:

Lĩnh vực Điện – Điện tử

6.

Loại hình :

Nguyên cứu  cơ bản

7.

Thời gian thực hiện:

36 tháng (2024-2027)

8.

Kinh phí nghiên cứu:

1.500 triệu đồng

9.

Thời gian nghiệm thu

Ngày 05 tháng 10 năm 2026

10.

Chủ tịch Hội đồng và quyết định thành lập HĐ

PGS.TS Đinh Đức Anh Vũ (Trường ĐH Quốc tế) theo Quyết định 1207 ngày 13/08/2026 của Giám đốc ĐHQG-HCM.

11.

Nội dung thực hiện

– Nội dung 1: Nghiên cứu kiến trúc CPU RISC-V và NoC

. Kết quả: Tài liệu báo cáo kết quả nghiên cứu kiến trúc CPU RISC-V và NoC

– Nội dung 2: Nghiên cứu các lõi mật mã hóa

. Kết quả: Tài liệu báo cáo kết quả nghiên cứu các lõi mật mã hóa: AES, TRNG, EdDSA, SHA-3, Chacha-20, Poly-1305

– Nội dung 3: Thiết kế CPU RISC-V đơn lõi và đa lõi trên nền tảng FPGA

. Kết quả: Lõi IP mềm CPU RISC-V 64-bit đơn lõi, và CPU RISC-V 64-bit 4 lõi

– Nội dung 4: Tích hợp các lõi mật mã hóa vào CPU RISC-V trên nền tảng FPGA

. Kết quả: Tài liệu báo cáo tích hợp các lõi AES, TRNG, EdDSA, SHA-3, Chacha-20, Poly-1305 vào CPU RISC-V 64-bit trên FPGA

– Nội dung 5: Thiết kế hệ thống trên chip Secure RISC-V NoC trên nền tảng FPGA

. Kết quả: Lõi IP mềm hệ thống trên chip Secure RISC-V NoC trên FPGA, gồm 4 lõi CPU RISC-V 64-bit tích hợp các lõi AES, TRNG, EdDSA, SHA-3, Chacha-20, Poly-1305

– Nội dung 6: Thiết kế CPU RISC-V trên công nghệ CMOS

. Kết quả: Lõi IP cứng bộ xử lý RISC-V trên công nghệ CMOS

– Nội dung 7: Thiết kế lõi mật mã hóa và thực hiện kiến trúc RISC-V NoC trên công nghệ CMOS

. Kết quả: Tài liệu báo cáo thực hiện các lõi AES, TRNG, EdDSA, SHA-3, Chacha-20, Poly-1305 và kiến trúc NoC trên công nghệ CMOS

– Nội dung 8: Thiết kế hệ thống trên chip Secure RISC-V NoC đa lõi trên công nghệ CMOS

. Kết quả: Lõi IP cứng hệ thống trên chip Secure RISC-V NoC trên công nghệ CMOS, gồm 4 lõi CPU RISC-V 64-bit tích hợp các lõi AES, TRNG, EdDSA, SHA-3, Chacha-20, Poly-1305 trên công nghệ CMOS

– Nội dung 9: Thực hiện demo hệ thống

. Kết quả: Gồm 2 sản phẩm demo kèm video. (1) Bộ xử lý RISC-V 64-bit trên FPGA và công nghệ CMOS; (2) Hệ thống trên chip Secure RISC-V NoC, gồm 4 lõi CPU RISC-V 64-bit tích hợp các lõi AES, TRNG, EdDSA, SHA-3, Chacha-20, Poly-1305 trên bo mạch FPGA.

12.

Kết quả

* Sản phẩm mềm: 02 lõi IP mềm (Lõi IP mềm bộ xử lý RISC-V trên FPGA, Lõi IP mềm hệ thống trên chip Secure RISC-V NoC trên FPGA)

* Sản phẩm cứng: 02 lõi IP cứng (Lõi IP cứng bộ xử lý RISC-V trên công nghệ CMOS, Lõi IP cứng hệ thống trên chip Secure RISC-V NoC trên công nghệ CMOS)

* Sản phẩm đào tạo và khoa học:

. 04 bài báo (Q1) trên tạp chí IEEE Access, IEEE Transactions on Circuits and Systems II (TCAS-II), IEEE Transactions on Very Large Scale Integration (VLSI) Systems;

. 04 bài báo hội nghị quốc tế

. 01 Patent trong nước (Quyết định chấp nhận đơn hợp lệ)

. Đào tạo: 02 thạc sỹ và 02 cử nhân.

13.

Hình ảnh giới thiệu kết quả

14.

Thông tin liên hệ CNĐT

Email: ldhung@hcmus.edu.vn

15.

Liên hệ ĐHQG-HCM

Ban Khoa học và Công nghệ (Phòng 309, NĐH) và Trang điện tử thông tin về hoạt động KH&CN (https://research.vnuhcm.edu.vn/)